Контрольная работа по предмету сапр цу на тему “ Проектирование цифровых схем icon

Контрольная работа по предмету сапр цу на тему “ Проектирование цифровых схем



Смотрите также:
Учебное пособие е. Б. Лукьяненко, В. Г. Ивченко, А. В...
«Использование сапр «max+plus II» для разработки цифровых устройств...
Лекций и две контрольных работы...
Контрольная работа по дисциплине «Компьютерные сети» на тему: «Проектирование лвс для...
Методические указания к лабораторной работе №9 практикума по радиоэлектронике...
Программа дисциплины по кафедре “Вычислительной техники” линейно-импульсные электронные...
Контрольная работа по предмету «Системы технологий» на тему: «Принципы промышленной первичной...
Рабочая программа по дисциплине «Проектирование и расчёт цифровых систем радиосвязи» Для...
Контрольная работа №1 Цифровые микросхемы Дата сдачи работы: 2005г. Работу...
Программа для студентов специальности 120100 заочной формы обучения Одобрено...
Рабочая программа дисциплины проектирование предприятий мясной отрасли с основами сапр...
Рабочая программа дисциплины проектирование предприятий мясной отрасли с основами сапр...



страницы:   1   2
скачать


Министерство образования Республики Беларусь

Белорусский Государственный Университет

Информатики и Радиоэлектроники


Кафедра _______


КОНТРОЛЬНАЯ РАБОТА


по предмету

САПР ЦУ

На тему “ Проектирование цифровых схем

с помощью САПР Webpack ISE серия Virtex ll фирмы Xilinx”


Выполнил: Проверил:

студент ФЗиДО проф. Прищепа С.Л.

группы 403001


Минск 2009

Содержание:



Введение

3

Серия VIRTEX

4

Основные особенности семейства Virtex

5

Архитектура ПЛИС семейства Virtex

8

Архитектура матриц Virtex-ll и Virtex-ll Pro

13

Основные характеристики пакета WebPACK ISE

14

Установка пакета WebPACK ISE

14

Пользовательский интерфейс пакета WebPACK ISE

15

Этапы проектирования цифровых устройств на базе ПЛИС Xilinx

17

Краткая методика работы с проектом в среде пакета WebPACK ISE

18

Заключительные рекомендации

21



Введение


Программируемые логические интегральные схемы становятся в последнее время все более распространенной и привычной элементной базой для разработчиков цифровых устройств. Последние годы характеризуются резким ростом плотности упаковки элементов на кристалле, многие ведущие производители либо начали серийное производство, либо анонсировали ПЛИС с эквивалентной емкостью более 1 миллиона логических вентилей.

В конце 1970 годов на рынке появились ПЛИС, имеющие программируемые матрицы "И" и "ИЛИ". В зарубежной литературе эти архитектуры FPLA (Field Programmable Logic Array) и FPLS (Field Programmable Logic Sequensers). В те времена отечественная электронная промышленность была еще «на плаву» и вскоре появились отечественные схемы K556PT1,PT2,PT21. Недостаток такой архитектуры – слабое использование ресурсов программируемой матрицы «ИЛИ». Идя по пути совершенствования такой архитектуры, разработчики ПЛИС предложили более простую и изящную архитектуру - архитектуру программируемой матричной логики (PAL - Programmable Array Logic и GAL – Gate Array Logic) - это ПЛИС, имеющие программируемую матрицу "И" и фиксированную матрицу "ИЛИ", у ПЛИС GAL на выходе имеется триггер. К этому классу относятся широкая номенклатура ПЛИС относительно небольшой степени интеграции. В качестве примеров можно привести отечественные ИС КМ1556ХП4, ХП6, ХП8, ХЛ8, ранние разработки (середина – конец 1980-х годов) ПЛИС фирм INTEL, ALTERA, AMD, LATTICE и др. Помимо PAL и GAL архитектур, были разработаны ПМЛ, имеющие только одну программируемую матрицу "И", например, схема 85C508 фирмы INTEL. Другим подходом к уменьшению избыточности программируемой матрицы «ИЛИ» является так называемая программируемая макрологика. ПЛИС, построенные по данной архитектуре содержат единственную программируемую матрицу "И-НЕ" или "ИЛИ-НЕ", но за счет многочисленных инверсных обратных связей способны формировать сложные логические функции.

К этому классу относятся, например, ПЛИС PLHS501 и PLHS502 фирмы SIGNETICS, имеющие матрицу "И-НЕ", а также схема XL78C800 фирмы EXEL, основанная на матрице "ИЛИ-НЕ. Выше перечисленные архитектуры ПЛИС содержат небольшое число ячеек, к настоящему времени морально устарели и применяются для реализации относительно простых устройств, для которых не существует готовых ИС средней степени интеграции. Естественно, для реализации серьезных алгоритмов управления или ЦОС они не пригодны.

В начале 1980 годов на мировой рынок микроэлектронных изделий выходят три ведущие фирмы – производители ПЛИС. В июне 1983 года основана фирма Altera Corporation, (101 Innovation Drive, San Jose, CA 95134, USA, www.altera.com), в феврале 1984 компания Xilinx, Inc. (2100 Logic Drive, San Jose, CA 95124-3400, USA, www.xilinx.com), в 1985 году - Actel Corporation (955 East Arques Avenue, Sunnyvale, CA 94086-4533, USA, www.actel.com).

Эти три компании занимают до 80-85% всего рынка ПЛИС и являются основными разработчиками идеологии их применения. Если ранее ПЛИС являлись одним из множества продуктов, выпускаемых такими гигантами, как Intel, AMD и др., то начиная с конца 1980 годов на рынке ПЛИС происходит специализация и законодателями мод являются фирмы, специализирующиеся только на разработке и производстве ПЛИС.С появлением новых производителей появились и новые архитектуры. ИС ПМЛ имеют архитектуру, весьма удобную для реализации цифровых автоматов. Развитие этой архитектуры – CPLD (Complex Programmable Logic Devices) - ПЛИС, содержащие несколько логических блоков (ЛБ), объединенных коммутационной матрицей. Каждый ЛБ представляет собой структуру типа ПМЛ, т.е. программируемую матрицу "И" и фиксированную матрицу "ИЛИ". ПЛИС типа CPLD, как правило, имеют довольно высокую степень интеграции (до 10000 эквивалентных вентилей, до 256 макроячеек). К этому классу относятся ПЛИС семейства MAX5000 и MAX7000 фирмы ALTERA, схемы XC7000 и XC9500 фирмы XILINX, а также большое число микросхем других производителей (Atmel, Vantis, Lucent и др.)

Кристаллы, выпускаемые фирмой Xilinx, в полной мере реализуют преимущества ПЛИС по сравнению с «жесткой логикой»:

  • высокое быстродействие;

  • возможность перепрограммирования непосредственно в системе;

  • высокая степень интеграции, позволяющая разместить цифровое устройство в одном кристалле и тем самым снизить время и затраты на трассировку и производство печатных плат;

  • сокращение времени цикла разработки и производства устройства;

  • наличие мощных инструментов САПР, позволяющих устранить возможные ошибки в процессе проектирования устройства;

  • сравнительно низкая стоимость (в пересчете на один логический вентиль);

  • возможность последующей реализации проектов ПЛИС для серийного производства в виде заказных СБИС, что позволяет значительно снизить их себестоимость.

    До недавнего времени, несмотря на все достоинства ПЛИС Xilinx, существовало обстоятельство сдерживающее их применение (особенно недорогих кристаллов при разработке несерийных устройств) — необходимость дополнительных затрат на приобретение пакета программных средств проектирования и программирования. Чтобы устранить это препятствие, фирма Xilinx предоставила разработчикам возможность использовать бесплатное программное обеспечение — пакет WebPACK™ ISE™ (Integrated Synthesis Environment).

   


^ Серия VIRTEX


В состав FPGA-микросхем серии входят четыре семейства: Virtex, Virtex-E, Virtex-ll и Virtex-ll Pro. Выпущенные в конце 1998 года микросхемы серии Virtex позволили расширить традиционные свойства ПЛИС FPGA-типа за счет мощного набора свойств, позволяющих решать проблемы проектирования высокопроизводительных систем. FPGA-микросхемы серии характеризуются гибкой архитектурой, состоящей из матрицы конфигурируемых логических блоков (Configurable Logic Blocks - CLB), окруженных программируемыми блоками ввода-вывода (Input-Output Blocks - ЮВ). Специальная логика ускоренного переноса для выполнения высокоскоростных арифметических операций, специальная поддержка умножителей, каскадируемые цепочки для функций с большим числом входов, многочисленные регистры/защелки с разрешением тактирования и синхронным/асинхронным сбросом и установкой, внутренние шины с тремя состояниями обеспечивают баланс быстродействия и плотности упаковки логики. Иерархическая система элементов памяти микросхем серии включает: распределенную память на базе четырехвходовых таблиц преобразования (4-LUT - Look-Up Table), конфигурируемых либо как 16-бит ОЗУ, либо как 16-бит сдвиговый регистр; встроенную блочную память (каждый блок конфигурируется как синхронное двухпортовое ОЗУ) и интерфейсы к модулям внешней памяти. ПЛИС серии поддерживают большинство стандартов ввода-вывода (технология SelectIO™), a FPGA более поздних семейств - стандарты дифференциальной передачи сигналов - LVDS (Low-Voltage Differential Signaling), BLVDS (Bus LVDS), LVPECL (Low-Voltage Positive Emitter-Coupled Logic). Предусмотрены быстродействующие встроенные цепи управления синхронизацией. Проектирование осуществляется работающим на ПК или рабочей станции пакетом программного обеспечения ISE (Integrated Software Environment): ISE BaseX, ISE Foundation, ISE Alliance. Производятся микросхемы серии Virtex с топологическими нормами 0,22-0,15 мкм и многослойной металлизацией. Все микросхемы серии проходят 100%-ное заводское тестирование.

Рассмотрим подробнее основные семейства микросхем, входящих в серию Virtex.

Семейство Virtex - четвертое поколение FPGA-микросхем после выпуска в 1984 году первой ПЛИС этого типа. FPGA-микросхемы семейства впервые позволили реализовать не только обычные логические функции, но и операции, выполняемые до сих пор отдельными специализированными изделиями. Благодаря появлению семейства Virtex FPGA-микросхемы перешли из разряда связующих логических схем в разряд программируемых устройств, служащих центром цифровых систем.


^ Основные особенности семейства Virtex:


Программируемые пользователем логические интегральные схемы, рекомендуемые для замены ASIC (applications specific integrated circuit - специализированная интегральная схема)

Логическая ёмкость от 50К до 1М системных вентилей

Системная производительность до 200МГц

Поддержка функции Hot-swap для Compact PCI

Технология Virtex SelectI/O поддерживает 17 различных стандартов по вводу-выводу, среди которых LVTTL, LVCMOS2, PCI33_5, PCI66_5, PCI33_3, PCI66_3, GTL, GTL+, SSTL2(I), SSTL2(II), SSTL3(I), SSTL3(II), HSTL(I), HSTL(II), HSTL(III), AGP, CTT

Четыре специальных схемы автоподстройки задержек (DLL) для улучшенного управления тактированием (Умножение, деление, сдвиг фазы тактовых частот).

Четыре основные сети глобального распределения сигналов тактирования с малыми разбегами фронтов, плюс 24 дополнительные локальные тактовые линии

Иерархическая 3-х уровневая система элементов памяти:

- реализация на базе 4-х входового функционального генератора (4-LUT - LookUp Table) конфигурируемого либо как 16 битовое ОЗУ, либо как 16 битовое двухпортовое ОЗУ, либо как 16-ти битовый сдвиговый регистр

- встроенная блочная память, каждый блок конфигурируется как 4К-бит синхронное двухпортовое ОЗУ

- быстрые интерфейсы к внешним высокопроизводительным ОЗУ или ПЗУ

Специальная логика ускоренного переноса для высокоскоростных арифметических операций

Специальная поддержка умножителей

Каскадируемые цепочки для функций с большим количеством входов

Большое число регистров с разрешением тактирования и синхронные/асинхронные цепи установки и сброса

Внутренние шины с тремя состояниями

Логика переферийного сканирования в соответствии со стандартом IEEE1149.1

Поддерживается системами проектирования Xilinx ISE

Производятся по технологии 0.22мкм SRAM кМОП с 5-ти слойной металлизацией

100% фабричное тестирование


^ Таблица 1. Параметры микросхем семейства Virtex

Параметр

XCV50

XCV100

XCV150

XCV200

XCV300

XCV1000

XCV1000

XCV800

XCV150

Матрица КЛБ

16x24

20x30

24x36

28x42

32x48

40x60

48x72

56x84

64x96

Число логических ячеек

1728

2700

3888

5292

6912

10800

15552

21168

27648

Число системных вентилей

57906

108904

164674

236666

322970

468252

661111

888439

1124022

Объем блочной памяти, бит

32768

40960

49152

57344

65536

81920

98304

114688

131072

Объем распределенной памяти, бит

24576

38400

55296

75264

98304

153600

221184

301056

393216

Число DLL-элементов

4

Число поддерживаемых стандартов ввода-вывода

17

Градация по быстродействию, класс

4,5,6

Число пользовательских контактов, макс. (МЧПК)

180

180

260

284

316

404

512

512

512

МЧПК в корпусах CS144 (12x12 мм)

94

94

_

_

_

_

_

_

_

TQ144 (20x20 мм)

98

98

-

-

-

-

-

-

-

PQ240/HQ240 (32x32 мм)

166

166

166

166

166

166

166

166

-

BG256 (27x27 мм)

180

180

180

180

-

-

-

-

-

BG352 (35x35 мм)

-

-

260

260

260

-

-

-

-

BG432 (40x40 мм)

-

-

-

-

316

316

316

316

-

BG560 (42,5x42,5 мм)

-

-

-

-

-

404

404

404

404

FG256 (17x17 мм)

176

176

176

176

-

-

-

-

-

FG456 (23x23 мм)

-

-

260

284

312

-

-

-

-

FG676 (27x27 мм)

-

-

-

-

-

404

444

444

-

FG680 (40x40 мм)

-

-

-

-

-

-

512

512

512



Пример обозначения:



Изготавливаются микросхемы семейства по 0,22-мкм КМОП-технологии с пятислойной металлизацией.


^ Архитектура ПЛИС семейства Virtex.



 

Рис. 1. Архитектура ПЛИС Virtex


Отличительной особенностью этих ПЛИС является наличие дополнительного ресурса для трассировки – распределительного кольца VersaRing, позволяющего обеспечить более удобную трассировку входных и выходных сигналов. Так же как и ПЛИС Altera, Virtex имеет встроенные блоки памяти.

Структура ЛЭ ПЛИС Virtex показана на рис. 2



 

^ Рис. 2 ЛЭ ПЛИС Virtex


Семейство Virtex-ll реализует новую идеологию формирования FPGA-платформ, позволяющую ПЛИС стать основным компонентом цифрового устройства. На одной микросхеме семейства Virtex-ll можно создать сложную цифровую систему логической емкостью до 8 млн. системных вентилей. При этом в сравнении с аналогичной по функциональности заказной интегральной схемой время разработки значительно сокращается. Семейство Virtex-ll включает 11 микросхем, различающихся логической емкостью (табл.2).


^ Таблица 2. Основные параметры ПЛИС семейства Virtex-ll

Параметр

XC2V40

XC2V80

XC2V250

XC2V50

XC2V1000

XC2V1500

XC2V2000

XC2V3000

XC2V4000

XC2V6000

XC2V8000

Число системных вентилей

40

80

250

500

1 M

1,5 M

2 М

3 М

4 М

6 M

8 М

Матрица КЛБ

8x8

16x8

24x16

32x24

40x32

48x40

56x48

64x56

80x72

96x88

112x104

Число логических ячеек

576

1152

3456

6912

11520

17280

24192

32256

51840

76032

104832

Число регистров в КЛБ

512

1024

3072

6144

102430

15360

21504

28672

46080

67584

93184

Объем распределённой памяти, кбит

8

16

48

96

160

240

336

448

720

1056

1456

Объем блочной памяти, кбит

72

144

432

576

720

864

1008

1728

2160

2592

3024

Число умножителей 18x18

4

8

24

32

40

48

56

96

120

144

168

Число DCM-модулей

4

8

8

8

8

8

8

12

12

12

12

Тактовая частота DCM, МГц, мин./макс.

24/420

24/420

24/420

24/420

24/420

24/420

24/420

24/420

24/420

24/420

24/420

Градация по быстродействию, класс

4,5,6

МЧПК

88

120

200

264

432

528

624

720

912

1 104

1 108

Дифференциальные пары

44

60

100

132

216

264

312

360

456

552

554

МЧПК в корпусах CS144 (12x12 мм)

88

92

92

_

_

_

_

_

_

_




BG575 (31x31 мм)

-

-

-

-

328

392

-

-

-

-

-

BG728 (35x35 мм)

-

-

-

-

-

-

-

516

-

-

-

FG256 (17x17 мм)

88

120

172

172

172

-

-

-

-

-

-

FG456 (23x23 мм)

-

-

200

264

324

-

-

-

-

-

-

FG676 (27x27 мм)

-

-

-

-

-

392

456

484

-

-

-

FF896 (31x31 мм)

-

-

-

-

432

528

624

-

-

-

-

FF1152 (35x35 мм)

-

-

-

-

-

-

-

720

824

824

824

FF1517 (40x40 мм)

-

-

-

-

-

-

-

-

912

1104

1108

BF957 (40x40 мм)

-

-

-

-

-

-

624

684

684

684

-


Семейство пригодно для проектирования широкого класса высокопроизводительных систем малой и высокой степени интеграции - таких, как устройства передачи данных и устройства цифровой' обработки сигналов. На микросхемах семейства Virtex-ll реализуются законченные решения в области телекоммуникационных, сетевых систем, средств беспроводной связи, цифровой обработки сигналов с использованием интерфейсов с PCI, LVDS и DDR. Пример таких решений - реализация процессоров PowerPC 405 и MicroBlaze. Используемая для производства микросхем КМОП-тех-нология c топологическими нормами 0,12-0,15 мкм и восемью слоями металлизации позволяет реализовывать проекты с высоким быстродействием и малым энергопотреблением.

Логическая емкость микросхем семейства Virtex-ll составляет 40 тыс.-8 млн. системных вентилей на кристалле, внутренняя тактовая частота - превышает 400 МГц, скорость обмена данными -более 840 Мбит/с по одному контакту ввода-вывода. Объем распределенной памяти достигает 1,5 Мбит, встроенной памяти, реализуемой на блоках двухпортового ОЗУ емкостью 18 кбит каждый, - 3 Мбит. Предусмотрены интерфейсы к внешним модулям памяти типа DDR-SDRAM, QDR™-SRAM и Sigma RAM.

Микросхемы семейства содержат блоки умножителей 18x18 бит, до 93184 регистров/защелок с разрешением тактирования и синхронным/асинхронным сбросом и установкой и 93184 функциональных генератора (4-LUT). Управление синхронизацией обеспечивают до 12 модулей управления синхронизацией (DCM) и 16 мультиплексоров глобальных тактовых сигналов. Обеспечивается точная подстройка фронтов тактирующих сигналов, умножение, деление частоты, сдвиг фазы с высоким разрешением и защита от электромагнитных помех.

Используемая технология межсоединений Active Interconnect позволяет получать сегментированную структуру трассировки четвертого поколения с прогнозируемыми задержками, не зависящими от коэффициента разветвления по выходу.

До 1108 программируемых пользователем блоков ввода-вывода, 19 однополюсных и шесть дифференциальных стандартов ввода-вывода поддерживают большинство цифровых сигнальных стандартов. Встроенные входные и выходные регистры с удвоенной скоростью передачи данных обеспечивают передачу сигналов по стандарту LVDS со скоростью 840 Мбит/с. Программируемая нагрузочная способность по току - 2-24 мА на каждый вывод.

Импеданс каждого блока ввода-вывода программируется. Микросхемы Virtex-ll совместимы с шинами PCI-133/66/33 МГц. Возможны пять режимов загрузки конфигурации. Шифрование конфигурационной последовательности осуществляется по стандарту TRIPLE DES, поддержка конфигурирования - по стандарту IEEE 1532. Возможно частичное реконфигурирование. Напряжение питания ядра кристалла равно 1,5 В, блоков ввода-вывода - 1,5-3,3 В в зависимости от запрограммированного сигнального стандарта.

Изготавливаются микросхемы по КМОП-технологии с проектными нормами 0,15 мкм (длина канала быстродействующих транзисторов - 0,12 мкм) и восемью слоями металлизации.

Семейство Virtex-ll Pro предназначено для создания систем на основе интеллектуальных IP-ядер и заказных параметризируемых модулей. Микросхемы семейства оптимизированы под реализацию законченных решений в области телекоммуникаций, беспроводной связи, построения сетей, средств видео- и цифровой обработки сигналов. В архитектуре микросхем впервые предусмотрены многобитовые приемопередатчики RocketIO и процессорные ядра PowerPC. Изготавливаются они по КМОП-технологии с топологическими нормами 0,13 мкм и девятислойной медной металлизацией, позволившей уменьшить размеры кристалла и энергопотребление по сравнению с микросхемами предыдущих серий.


^ Таблица 3. Основные параметры ПЛИС семейства Virtex-ll Pro

Параметр

XC2VP2

XC2VP4

XC2VP7

XC2VP20

XC2VP30

XC2VP40

XC2VP50

XC2VP70

XC2VP100

XC2VP125

Число встроенных блоков RocketIO

4

4

8

8

8

0, 12

0,16

16,2

0,2

0, 20, 24

Число ядер PowerPC

0

1

1

2

2

2

2

2

2

4

Матрица КЛБ

16x22

40x22

40x34

56x46

80x46

88x58

88x70

104x82

120x94

136x106

Число логических ячеек

3168

6768

11088

20880

30816

43632

53136

74448

99216

125136

Число регистров в КЛБ

2816

6016

9856

18560

27392

38784

47232

66176

88192

111232

Объем распределённой памяти, кбит

44

94

154

290

428

606

738

1034

1378

1738

Объем блочной памяти, кбит

216

504

792

1584

2 448

3456

4176

5904

7992

10008

Число умножителей 18x18

12

28

44

88

136

192

232

328

444

556

Число DCM-модулей

4

4

4

8

8

8

8

8

12

12

Тактовая частота DCM, МГц, мин./макс.

24/420

24/420

24/420

24/420

24/420

24/420

-

-

-

-

Градация по быстродействию, класс

5,6,7

МЧПК

204

348

396

564

692

804

852

996

1 164

1200

МЧПК в корпусах FG256 (17x17 мм)

140

140

_

_

_

416

_

_

_

_

FG456 (23x23 мм)

156

248

248

-

-

692

692

-

-

-

FG676 (27x27 мм)

-

-

-

404

416

804

812

-

-

-

FF672 (27x27 мм)

204

348

396

-

-

-

852

964

-

-

FF896 (31x31 мм)

-

-

396

556

556

-

-

996

1040

1040

FF1152 (35x35 мм)

-

-

-

564

644

-

-

-

1164

1200



^ Архитектура матриц Virtex-ll и Virtex-ll Pro


Архитектура матриц Virtex-ll и Virtex-ll Pro одинакова. Совпадает и большинство технических характеристик . Отличия микросхем двух семейств заключаются в следующем:

• меньшее предельное значение напряжения питания периферии: 2,5 В против 3,3 В для серии Virtex-ll;
• более высокое быстродействие Virtex-ll Pro;
• различные цоколевка и конфигурационная последовательность, хотя проекты, выполненные на микросхемах серии Virtex-ll, могут быть перенесены на микросхемы серии Virtex-ll Pro;

Серия Virtex-ll Pro - первое семейство ПЛИС с FPGA-архитектурой, в которой реализованы встроенные приемопередатчики RocketIO и процессорные ядра PPC405.

RocketIO представляет собой полностью дуплексный последовательный приемопередатчик (SERDES), поддерживающий соединения от 2 до 24 каналов с пропускной способностью от 622 Мбит/с до 3,125 Гбит/с. Скорость двунаправленной передачи данных -120 Гбайт/c. В каждом канале возможен режим внутренней петли обратной связи. Приемопередатчик располагает такими средствами, как встроенная схема формирования и восстановления тактовых сигналов (CDR), возможность выравнивания частоты путем введения/удаления символов, программируемое выделение запятой, 8-, 16- или 32-бит внутренний интерфейс, 8-/10-бит кодер и декодер. RocketIO совместим с протоколами передач Fibre Channel, Gigabit Ethernet, 10 Gb Attachment Unit Interface (XAUI) и широкополосными приемопередатчиками. Конфигурируемые пользователем значения внутреннего согласующего сопротивления приемника/передатчика составляют 50/75 Ом. Предусмотрены пять уровней выходного дифференциального напряжения, четыре уровня установки предыскажений по выбору. Напряжение питания приемопередатчика 2,5 В.

Процессорный блок PowerPC представляет собой встроенное ядро на тактовую частоту до 400 МГц с гарвардской архитектурой, пятикаскадным конвейерным трактом передачи данных, аппаратными средствами умножения/деления. Блок также содержит тридцать два 32-разрядных регистра общего назначения, ассоциативные двунаправленные схемы кэш-памяти команд и данных емкостью 16 Кбит каждая, блок управления памятью, 64-входовые буферы трансляции/просмотра (TLB - Translation Look aside Buffers), интерфейс встроенной специальной памяти. Размеры страницы могут изменяться в пределах от 1К до 16 Мбит. Имеется встроенный таймер. Процессорный блок поддерживает шинную архитектуру IBM CoreConnect, операции отладки и трассировки. Его энергопотребление мало: 0,9 мВт/MГц.

ПЛИС с FPGA-архитектурой серии Virtex, созданные на основе перспективной промышленной технологии, отличающиеся высокой производительностью и экономической эффективностью, - один из основных типов программируемых логических микросхем, используемых разработчиками всего мира. А с момента их выпуска, в марте 2002 года, фирма Xilinx отгрузила более 100 тыс. ядер PowerPC на основе FPGA-микросхем семейства Virtex-ll Pro.





Скачать 433,63 Kb.
оставить комментарий
страница1/2
Прищепа С.Л
Дата22.09.2011
Размер433,63 Kb.
ТипКонтрольная работа, Образовательные материалы
Добавить документ в свой блог или на сайт

страницы:   1   2
отлично
  1
Ваша оценка:
Разместите кнопку на своём сайте или блоге:
rudocs.exdat.com

Загрузка...
База данных защищена авторским правом ©exdat 2000-2017
При копировании материала укажите ссылку
обратиться к администрации
Анализ
Справочники
Сценарии
Рефераты
Курсовые работы
Авторефераты
Программы
Методички
Документы
Понятия

опубликовать
Документы

наверх