Программа дисциплины по кафедре Вычислительной техники Cхемотехника ЭВМ icon

Программа дисциплины по кафедре Вычислительной техники Cхемотехника ЭВМ


Смотрите также:
Программа дисциплины по кафедре Вычислительной техники организация ЭВМ и систем...
Программа дисциплины по кафедре Вычислительной техники периферийные устройства ЭВМ...
Программа дисциплины по кафедре Вычислительной техники C...
Программа дисциплины по кафедре Вычислительной техники микропроцессорные системы...
Программа дисциплины по кафедре Вычислительной техники операционные системы...
Программа дисциплины по кафедре Вычислительной техники Теория автоматов...
Программа дисциплины по кафедре Вычислительной техники Технологии программирования...
Программа дисциплины по кафедре Вычислительной техники мультимедийные системы...
Программа по кафедре Вычислительной техники основы...
Программа дисциплины по кафедре Вычислительной техники системы передачи данных...
Программа дисциплины по кафедре Вычислительной техники Сети ЭВМ и телекоммуникации...
Рабочая программа дисциплины источники питания средств вычислительной...



Загрузка...
страницы:   1   2   3
скачать
ФЕДЕРАЛЬНОЕ АГЕНТСТВО ПО ОБРАЗОВАНИЮ

Государственное образовательное учреждение высшего профессионального образования

Тихоокеанский государственный университет



Утверждаю

Проректор по учебной работе

______________ С.В. Шалобанов

“_____” ________________2008 г.



Программа дисциплины

по кафедре Вычислительной техники


Cхемотехника эвм


Утверждена научно-методическим советом университета

для направлений подготовки (специальностей) в области

«^ Информатики и вычислительной техники»


Специальность 230101.65

«Вычислительные машины, комплексы, системы и сети»


Хабаровск 2008 г.


Программа разработана в соответствии с требованиями государственного образовательного стандарта, предъявляемыми к минимуму содержания дисциплины и в соответствии с примерной программой дисциплины, утвержденной департаментом образовательных программ и стандартов профессионального образования с учетом особенностей региона и условий организации учебного процесса Тихоокеанского государственного технического университета.


Программу составил (и)




Доцент кафедры ВТ




Бурдинский И. Н.







Программа рассмотрена и утверждена на заседании кафедры

протокол № от « » 2008г.

Завкафедрой__________«__»______ 2008г

________________

Подпись дата

Ф.И.О.







Программа рассмотрена и утверждена на заседании УМК и рекомендована к изданию

протокол № ______ от «____»_____________ 2008г

Председатель  УМК  _______«__»_______ 2008г

_________________

Подпись дата

Ф.И.О.




Директор  института  _______«__»_______ 2008г

__________________

(декан факультета) Подпись дата

Ф.И.О.
^

1. Цели и задачи дисциплины


Основной целью и задачей курса «Схемотехника ЭВМ» является получение студентами систематизированных сведений о совместной работе цифровых элементов в составе узлов и устройств ЭВМ.

Изучение дисциплины базируется на знаниях, полученных при изучении дисциплин «Вычислительная математика», «Теория автоматов», «Информатика», «Электротехника и электроника», «Организация ЭВМ и систем».


^ 2. требования к уровню освоения содержания дисциплины

В результате изучения дисциплины студент должен:

- знать

типы выходных каскадов, цепи питания, согласование связей, элементы задержки, формирователи импульсов, элементы индикации, оптоэлектронные развязки и др.;

триггерные устройства RS, D,T, JK типа;

синхронизация в цифровых устройствах;

риски сбоя в комбинационных и последовательных схемах;

функциональные узлы комбинационного типа: DC, CD, MUX, DMX, CMP, SM, ALU;

функциональные узлы последовательностного типа: RG, CT, распределители; матричные умножители;

БИС/СБИС с программируемой структурой: программируемые логические матрицы, программируемая матричная логика, базовые матричные кристаллы, оперативно перестраиваемые FPGA;

схемотехника запоминающих устройств: статические, динамические, масочные, прожигаемые и другие типы запоминающих ячеек;

запоминающие устройства на основе БИС/СБИС; микропроцессорные комплекты БИС/СБИС;

автоматизация функционально-логического этапа проектирования цифровых узлов и устройств.

-уметь

сформировать структуру вычислительной системы;

разрабатывать структурные, функциональные и принципиальные схемы узлов и блоков ЭВМ;

оценивать основные характеристики ЭВМ.

-иметь опыт

применения методов повышения производительности и надежности вычислительных блоков и узлов ЭВМ;

выбора и разработки структуры и компонентов ПО ЭВМ.

-иметь представление

о перспективах развития схемотехники ЭВМ и вычислительных систем.

^ 3. Объём дисциплины и виды учебной работы


Наименование

По учебным планам (УП)

с максимальной трудоёмкостью

с минимальной трудоёмкостью

^ Общая трудоёмкость дисциплины







по ГОС

200

200

по УП

204

204
Изучается в семестрах

6,7

6,7

^ Вид итогового контроля по семестрам







зачет

6

6

экзамен

7

7

Курсовой проект (КП)

7

7

Курсовая работа (КР)







расчетно-графические работы (РГР)







^ Реферат (РФ)







Домашние задания (ДЗ)







^ Аудиторные занятия:







всего

136

136

В том числе: лекции (Л)

68

68

Лабораторные работы (ЛР)

51

51

Практические занятия (ПЗ)

17

17

^ Самостоятельная работа







общий объем часов (С2)

68

68

В том числе на подготовку к лекциям







на подготовку к лабораторным работам

34

34

на подготовку к практическим занятиям

17

17

на выполнение КП

17

17

на выполнение РГР







на написание РФ







на выполнение ДЗ








^ 4. Содержание дисциплины


Тема

Наименование тем лекционного курса

1. Введение

Схемотехника ЭВМ: основные определения, цели и задачи курса. Краткая история развития элементной и схемотехнической базы ЭВМ. Современное состояние элементной базы.

2. Классификация ИМС и основные параметры

Классификационные разновидности ИМС. Электрические характеристики элементов: передаточная, входная, выходные. Параметры элементов.

3. Микросхемотехника логических элементов.

Схемотехника, характеристики и параметры современных интегральных систем элементов: ДТЛ, ТТЛ, ТТЛШ, ЭСЛ, ИЛИ, n-МОП, КМОП. Разновидности элементов. Типы выходных каскадов.

4. Совместная работа цифровых элементов в составе узлов и устройств.

Совместимость различных систем элементов по электрическим и временным параметрам. Согласование связей по электрическим и временным параметрам. Организация цепей питания цифровых устройств.

5. Триггерные устройства

Классификация триггерных устройств. Триггеры R S, D, T и J K типов и их разновидности. Логика функционирования, структуры триггеров, временные диаграммы работы.

6. Синхронизация в цифровых устройствах. Риски сбоя в комбинационных и последовательностных схемах.

Синхронный и асинхронный режимы обработки потоков данных. Устранение влияния логических состязаний на роботу узла. Способы синхронизации. Синхронизация в параллельных, параллельно-последовательных, последовательных и конвейерных устройствах.

7. Функциональные узлы последовательстного типа - регистры

Классификация регистров. Параллельные, параллельно-последовательные, последовательно-параллельные, универсальные регистры. Схемотехника и применение.

8. Функциональные узлы последовательстного типа - счетчики

Классификация счетчиков. Организация счетчиков с последовательными и параллельными целями переносов, инкрементирующие и деинкрементирующие счетчики, предварительная установка счетчиков. Схемотехника и применение ИМС счетчиков. Распределители импульсов.

9. Функциональные узлы комбинационного типа - дешифраторы, мультиплексоры и т.д.

Классификация комбинационных схем. Дешифраторы: функция; схемотехника линейного дешифратора, прямоугольного, пирамидального. Шифраторы: функция, схемы включения. Мультиплексоры: функция, линейная и пирамидальная структуры. Демультиплексоры. Схемы подключения. Мультиплексоры-демультиплексоры: схемотехника и применение. Цифровые компараторы: логическая функция, схемотехника, последовательные и пирамидальные структуры.

10. Функциональные узлы комбинационного типа – сумматоры

Сумматоры: логическая функция, схемотехника. Многорязрядные сумматоры: последовательный, параллельно-последовательный, параллельный. Цепи ускоренного переноса сумматоров. Арифметико-логические устройства: функциональные возможности, структуры с цепями ускоренного переноса.

11. Матричные умножители

Разновидности ИМС матричных перемножителей. Схемотехника ИМС, применение умножителей

12. БИС и СБИС с программируемой структурой.

Классификация ИМС с программируемой структурой (PLD). Функциональные и системные свойства PLD. Общие вопросы проектирования на основе PLD: ввод проекта, синтез проекта, моделирование, программирование.

Программируемые матрицы логики (PАL): обобщенная структура, элементы схемотехники. Разновидности PAL: стандартные, с программируемой полярностью выходов, универсальные, эмулирующие, асинхронные.

Программируемые логические секвенсоры (PLS). Структура секвенсоров: классические PLS, универсальные PLS.

Макроматрицы (MACH - устройства): структура, функциональные возможности. Разновидности MACH. Средства проектирования.

Матричные таблицы (MAX): структура и семейства. Особенности применения МАХ. Средства проектирования.

FLASH – логика: структура, функциональные возможности, особенности конфигурации.

Гибкая логика (FLEX): структура, функциональные возможности. Элементы схемотехники FLEX. Режимы функционирования элементов. Каналы межсоединений. Каналы ввода-вывода. Средства проектирования.

Программируемые пользователем вентильные матрицы (FPGA): структура, функциональные возможности. Блоки ввода-вывода, логические блоки, программируемые межсоединения. Средства проектирования.

Перспективы развития PLD.

Базовые матричные кристаллы: классификация, разновидности типов логики, элементы схемотехники, типовые библиотеки функциональных ячеек.


13. Схемотехника запоминающих устройств.

Классификация запоминающих устройств.

Оперативные запоминающие устройства статистического типа: ТТЛШ, n-МОП, КМОП. Структура, элементы схемотехники, параметры.

ОЗУ динамического типа. Структура, схемотехника, параметры.

ПЗУ: разновидности, структуры, схемотехника, параметры.

ППЗУ: разновидности, структуры, схемотехника, параметры.

Перепрограммируемые ПЗУ с УФ стиранием и электрической перезаписью: структуры, схемотехника, параметры.

FLASH: структуры, элементы схемотехники, параметры. Организация подсистем ЗУ: общие вопросы; особенности применения DОЗУ, ППЗУ, FLASH.

14. Автоматизация функционально-логического проектирования цифровых узлов и устройств.

Обзор методов и средств автоматизации проектирования цифровых узлов. Методика логического проектирования цифровых устройств с применением средств автоматизации. Сопоставление возможностей различных САПР.

Перспективы развития элементной базы ЭВМ.



^ Разделы дисциплины и виды занятий и работ



Раздел дисциплины
Л

ЛР

ПЗ

КП
РГР

ДЗ

РФ

С2

1

2

3

4

5

6

7

8

9

10



Введение

*







*















Классификация ИМС и основные параметры

*

*

*

*















Микросхемотехника логических элементов

*

*

*

*















Совместная работа цифровых элементов в составе узлов и устройств

*

*

*

*















Триггерные устройства

*

*

*

*















Синхронизация в цифровых устройствах. Риски сбоя в комбинационных и последовательностных схемах

*

*

*

*















Функциональные узлы последовательстного типа – регистры

*

*

*

*















Функциональные узлы последовательстного типа – счетчики

*

*

*

*















Функциональные узлы комбинационного типа – дешифраторы, мультиплексоры и т.д.

*

*

*

*















Функциональные узлы комбинационного типа – сумматоры

*

*

*

*















Матричные умножители.

*

*

*

*















БИС и СБИС с программируемой структурой.

*

*

*

*




*




*



Схемотехника запоминающих устройств.

*

*

*

*















Автоматизация функционально-логического проектирования цифровых узлов и устройств.

*

*

*

*




*




*

^ 5. Лабораторный практикум


  1. Элемент Шеффера с простым инвертором

Задание: ознакомиться с логикой работы, изучить принцип действия схемы, освоить методику определения основных характеристик, статических параметров элемента.

Исполнение: собрать ДТЛ элемент согласно заданным параметрам (кол-во входов и диодов смещения), рассчитать параметры резисторов используемых в схеме, снять статические экспериментальные характеристики.

Оснастка: Транзистор КТ315Б, 5 диодов КД521Б, резисторы, мультиметр, источник питания, осциллограф.

Оценка: Отчет должен содержать: заданные параметры, вольт-амперные характеристики (ВАХ) диода и транзистора, расчет сопротивлений, характеристики работы схемы в статическом и динамическом режимах.

^ Время выполнения работы: 4 часа.


  1. Элемент Шеффера со сложным инвертором.

Задание: ознакомиться с логикой работы, изучить принцип действия схемы, освоить методику определения основных характеристик, статических параметров элемента

Исполнение: рассчитать сопротивления резисторов, собрать ДТЛ элемент, спаять схему и снять теоретические характеристики в Electronic Workbench, снять статические экспериментальные характеристики и динамические характеристики.

Оснастка: 4 транзистора КТ315Б, 7 диодов КД521Б, резисторы, мультиметр, источник питания, осциллограф.

Оценка: Отчет должен содержать: заданные параметры, расчет сопротивлений, характеристики работы схемы в статическом и динамическом режимах.

^ Время выполнения работы: 4 часа.


  1. Синхронные двухступенчатые триггеры

Задание: изучение различных типов триггеров, овладение методом логического проектирования структуры синхронных двухступенчатых триггеров.

Исполнение: собрать синхронный триггер согласно заданному варианту, произвести исследование правильности его работы.

Оснастка: Учебная микро-ЭВМ УМПК-80М.

Оценка: Отчет должен содержать: исходные данные - таблицу переходов синтезируемого триггера, таблицу состояний триггера - таблицу функций возбуждения синтезируемого триггера, карты Карно для функций φ1, φ2; схему синхронного двухступенчатого триггера, временную диаграмму работы синхронного двухступенчатого триггера.

^ Время выполнения работы: 4 часа.



  1. Синтез статико-динамических триггеров

Задание: изучение структуры, особенностей и способов синтеза статико-динамических триггеров.

Исполнение: согласно варианту, синтезировать статико-динамический триггер, произвести анализ его работы в программных продуктах Xilinx ISE и ModelSim.

Оснастка: программный комплекс Xilinx ISE, симулятор ModelSim, лабораторный стенд ML40x, осциллограф.

Оценка: Отчет должен содержать: исходные данные - таблицу переходов синтезируемого триггера, таблицу состояний триггера - таблицу функций возбуждения синтезируемого триггера, карты Карно для функций φ1, φ2; схему статико-динамического триггера, временную диаграмму работы статико-динамического триггера.

^ Время выполнения работы: 2 часа.


  1. Формирователь последовательности импульсов на основе мультиплексора

Задание: изучение принципа работы мультиплексора, приобретение практических навыков по синтезу комбинационных схем на основе мультиплексора.

Исполнение: согласно варианту, спроектировать схему, формирующую заданную последовательность импульсов на основе мультиплексора и схемы с параллельным переносом, произвести анализ ее работы в программных продуктах Xilinx ISE и ModelSim.

Оснастка: программный комплекс Xilinx ISE, симулятор ModelSim, лабораторный стенд ML40x, осциллограф.

Оценка: Отчет должен содержать: таблицу истинности синтезируемой функции, схему формирователя последовательности импульсов, временную диаграмму работы формирователя импульсов.

^ Время выполнения работы: 3 часа.


  1. Синтез счетчика с параллельным переносом

Задание: изучение структуры, освоение методов синтеза и приобретение навыков проектирования, сборки, отладки и исследования счетчиков.

Исполнение: синтезировать схему синхронного счетчика с параллельным переносом, исходя из следующих условий:

  1. Модуль счета – 12

  2. Исключенные состояния - 4, 5, 6, 7.

Произвести анализ ее работы в программных продуктах Xilinx ISE и ModelSim Оснастка: программный комплекс Xilinx ISE, симулятор ModelSim, лабораторный стенд ML40x, осциллограф.

Оценка: Отчет должен содержать: таблицу переходов счетчика с параллельным переносом на JK-триггерах, схему параллельного счетчика, временную диаграмму работы параллельного счетчика.

^ Время выполнения работы: 8 часа.


  1. Шифратор. Дешифратор

Задание: Изучение принципа работы шифраторов и дешифраторов, их структуры, приобретение практических навыков по синтезу шифраторов и дешифраторов.

Исполнение: спроектировать схемы четырехвходового дешифратора и восьмивходового приоритетного шифратора, произвести анализ их работы в программном продукте Xilinx ISE.

Оснастка: программный комплекс Xilinx ISE, лабораторный стенд ML40x, осциллограф.

Оценка: Отчет должен содержать: таблицу переходов дешифратора 4→16, функции дешифратора, схему дешифратора 4→16, временную диаграмму работы дешифратора 4→16, таблица переходов шифратора 8→3, функции шифратора, схему приоритетного шифратора, временную диаграмму приоритетного шифратора.

^ Время выполнения работы: 8 часа.


  1. Сумматор

Задание: изучение принципа работы сумматоров, их структуры, приобретение практических навыков по синтезу сумматоров.

Исполнение: спроектировать схему параллельного сумматора с параллельным переносом, произвести анализ ее работы в программном продукте Xilinx ISE.

Оснастка: программный комплекс Xilinx ISE, лабораторный стенд ML40x, осциллограф.

Оценка: Отчет должен содержать: таблицу переходов одноразрядного сумматора, Функции сумматора, схема одноразрядного сумматора, схему параллельного сумматора с параллельным переносом, временную диаграмму работы сумматора.

^ Время выполнения работы: 8 часа.


  1. Фазочастотный демодулятор

Задание: Изучение принципа работы фазочастотного демодулятора, его структуры, приобретение практических навыков по синтезу модуляторов.

Исполнение: Составить алгоритм для определения четверти входного сигнала и соответственно символ, кодируемый данным сигналом.

Оснастка: программный комплекс Xilinx ISE, лабораторный стенд ML40x, осциллограф.

Оценка: Отчет должен содержать: алгоритм вычисления четверти, алгоритм работы устройства, блок-схему алгоритма, программу работы устройства на языке VHDL.

^ Время выполнения работы: 10 часа.


Лабораторные занятия и их взаимосвязь с содержанием лекционного курса




п/п

раздела

Наименование лабораторной работы



2,3,4

Элемент Шеффера с простым инвертором



2,3,4

Элемент Шеффера со сложным инвертором



2,3,4,5,6

Синхронные двухступенчатые триггеры



2,3,4,5,6

Синтез статико-динамических триггеров



2,3,4,5,6,7,9

Формирователь последовательности импульсов на основе мультиплексора



2,3,4,5,6,7,8,9

Синтез счетчика с параллельным переносом



2,3,4,5,6,7,8,9

Шифратор. Дешифратор



2,3,4,5,6,7,8,9,10,11

Сумматор



2,3,4,5,6,7,8,9,10,11,12,14

Фазочастотный демодулятор



^ 6. Практические занятия


  1. Синтез и моделирование электронных цифровых схем

Цель работы: изучение интерфейса программы Xilinx ISE и принципов синтеза и моделирования электронных цифровых схем на логических и триггерных элементах. Получение навыков отладки и анализа цифровых схем.

Исполнение: собрать схемы в Xilinx ISE асинхронного (последовательного) и синхронного (параллельного) счетчиков на D-триггерах, смоделировать их работу, построить временные диаграммы и определить все граничные параметры (максимальная тактовая частота).

Оснастка: программный комплекс Xilinx ISE.

Время выполнения работы: 4 часа.


  1. ^ Синтез моделей устройств на языке VHDL

Цель работы: освоение методов структурного синтеза моделей устройств на языке VHDL, освоение методов комбинированного синтеза.

Исполнение: собрать синхронный четырехразрядный счетчик на D-триггерах двумя способами. Первый – комбинированный счетчик с двумя разрядами на VHDL, 2 разрядами схемотехнически. Второй полностью на языке VHDL. Сравнить между собой граничные параметры этих устройств (минимальная задержка данных, максимальная тактовая частота).

Оснастка: программный комплекс Xilinx ISE.

Время выполнения работы: 4 часа.


  1. ^ Отладка и моделирование работы устройства на ПЛИС

Цель работы: освоение методов структурного синтеза моделей устройств на языке VHDL, отладка работы устройства на ПЛИС.

Исполнение: спроектировать синхронный двенадцатиразрядный счетчик-делитель с изменяемым коэффициентом деления на 3-счетчиках-делителях и модуле управления частотой (DCM). «Залить» готовый счетчик в ПЛИС типа FPGA семейства Virtex4.

Оснастка: программный комплекс Xilinx ISE, лабораторный стенд ML40x, осциллограф.

^ Время выполнения работы: 4 часа.



  1. Контроллер обработки прерываний

Цель работы: освоение методов структурного синтеза узлов ЭВМ, программный обмен и обмен по прерываниям.

Оснастка: программный комплекс Xilinx ISE, лабораторный стенд ML40x, осциллограф, генератор прямоугольных импульсов.

^ Время выполнения работы: 5 часа.


Практические занятия и их взаимосвязь с содержанием лекционного курса




п/п

раздела

Наименование практического занятия



2,3,4,5,6

Синтез и моделирование электронных цифровых схем



2,3,4,5,6,7,8,9

Синтез моделей устройств на языке VHDL



2,3,4,5,6,7,8,9,10

Отладка и моделирование работы устройства на ПЛИС



2,3,4,5,6,7,8,9,10,11,12,14

Контроллер обработки прерываний



^ 7. Курсовое проектирование


Завершающим этапом обучения по курсу «Схемотехника ЭВМ» является курсовое проектировавание, которое должно способствовать закреплению, углублению и обобщению полученных знаний, а также системному решению конкретной инженерной задачи функционального и логического проектирования цифровых устройств.

Выполнение курсового проекта должно способствовать получению навыков в практическом применений основных положений Единой системы конструкторской документации (ЕСКД), более глубокому пониманию основных терминов и понятий, используемых при проектировании и эксплуатации ЭВМ в автоматизированных системах обработки информации и управления.


^ Примерные варианты курсовых проектов.


  1. Разработать 12-ти разрядный регистр сдвига вправо на один разряд с дешифратором на выходе. Ввод информации в последовательном и в параллельном кодах через 4-х контактный разъем.

  2. Разработать реверсивный регистр сдвига с установкой в ноль. Ввод информации в параллельном и последовательном кодах. При вводе информации в последовательном коде предусмотреть контроль по модулю 2. Число разрядов – 17, в том числе один контрольный.

  3. Разработать двоичный синхронный счетчик с групповым переносом на 32 разряда. Предусмотреть установку в нуль. Вывод на 8-ми контактный разъем.

  4. Разработать двоично-десятичный счетчик в коде 8-4-2-1. Ввод информации в число-импульсном коде. Предусмотреть установку в нуль. Размерность 4 декады. Вывод на разъем в десятичном коде, подекадно.

  5. Разработать двоично-десятичный счетчик в коде 5-2-1-1, размерность 4 декады. Ввод информации в число-импульсном коде. Предусмотреть установку в нуль. Вывод на разъем в десятичном коде, подекадно.

  6. Разработать двоично-десятичный счетчик в коде 4-2-2-1, размерность 4 декады. Ввод информации в число-импульсном коде. Предусмотреть установку в нуль. Вывод на разъем в десятичном коде, подекадно.

  7. Разработать двоично-десятичный счетчик в коде 3-3-2-1, размерность 5 декад. Ввод информации в число-импульсном коде. Предусмотреть установку в нуль. Вывод на разъем в десятичном коде, подекадно.

  8. Разработать 16-ти разрядный регистр сдвига вправо на 2 разряда, предусмотреть ввод информации в параллельном коде. Выдача данных через 4-х контактный разъем.

  9. Разработать реверсивный двоичный счетчик (N=31) с параллельной загрузкой информации. Выдача информации через разъем побайтно. 32 разряд – контрольный «по чётности».

  10. Разработать 24-х разрядный регистр сдвига влево на 2 разряда, с параллельным приемом информации. Предусмотреть контроль «по нечётности» при выдаче информации в параллельном коде.

  11. Разработать 16-ти разрядный регистр сдвига вправо на 2 разряда, с вводом информации в параллельном коде через 4-х контактный разъем. На выходе регистра – дешифратор.

  12. Разработать двоичный реверсивный счетчик (N=16), с установкой в нуль, ввод информации в параллельном коде через 4-х контактный разъем. На выходе счетчика – дешифратор.

  13. Разработать двоичный 36-ти разрядный сумматор параллельного действия. Проверить правильность операции суммирования на основе контроля по модулю 2. Сумму выдать на 4-х контактный разъем.

  14. Разработать двоичный вычитающий счетчик с групповым переносом (N=32). Предусмотреть ввод информации в последовательно-параллельном коде через 8-ми контактный разъем.

  15. Разработать параллельный сумматор в двоично-десятичном коде 8-4-2--1. Размерность – 4 декады. Вывод подекадно через 4-х контактный разъем.

  16. Разработать параллельный вычитатель в двоично-десятичном коде 8-4--2-1. Размерность – 4 декады. Выдача результата через 8-ми контактный разъем.

  17. Разработать преобразователь параллельного 32-х разрядного двоичного кода в последовательность параллельных байтов для передачи по каналу связи. Каждый байт дополняется контрольным разрядом «по нечетности».

  18. По каналу связи передается 9-ти разрядный параллельный двоичный код, причем 9-й разряд является контрольным «по нечетности». Принять последовательность байтов в 32-х разрядный регистр. Сигнализировать о наличии или отсутствии ошибки.

  19. Разработать устройство для ввода данных с десятичной клавиатуры в регистр в параллельном коде 8-4-2-1. Размер регистра – 5 декад. Вывод через 4-х контактный разъем.

  20. Разработать устройство для ввода данных с десятичной клавиатуры в регистр в параллельном двоично-десятичном коде 5-2-1-1. Размер регистра – 4 декады. Вывод через 8-ми контактный разъем.

  21. Разработать устройство для ввода данных с десятичной клавиатуры в регистр в параллельном двоично-десятичном коде 4-2-2-1. Размер регистра – 5 декад. Вывод через 4-х контактный разъем.

  22. Разработать устройство для ввода данных с десятичной клавиатуры в регистр в параллельном двоично-десятичном коде 3-3-2-1. Размер регистра – 6 декад. Вывод через 8-ми контактный разъем.

  23. Разработать параллельный сумматор в двоично-десятичном коде 8-4-2--1. Размерность – 4 декады. Выдача результата на разъем в десятичном коде, подекадно.

  24. Разработать реверсивный 24-х разрядный регистр сдвига. Ввод информации в последовательно-параллельном коде через 4-х контактный разъем. Выдача информации в последовательном «старт-стопном» коде с контролем «по четности».

  25. Разработать двоичный 16-ти разрядный вычитатель параллельного действия с последовательным переносом. Проверка правильности выполнения операции вычитания с помощью контроля по модулю 2.

  26. Разработать двоичный суммирующий счетчик с групповым переносом (N=40). На входе – число-импульсный код. Ввод информации в последовательно-параллельном коде через 8-ми контактный разъем.

  27. Разработать параллельный вычитатель в двоично-десятичном коде 8-4--2-1. Размерность – 4 декады. Выдача результата на разъем в десятичном коде, подекадно.

  28. Разработать специализированный блок вычисления функции tg(x) в двоично-десятичном коде 8-4-2-1. Размерность – 4 декады. Выдача результата на разъем в десятичном коде, подекадно.

  29. Разработать специализированный блок вычисления функции tg(x) в двоично-десятичном коде 4-2-2-1. Размерность – 4 декады. Выдача результата на разъем в десятичном коде, подекадно.

  30. Разработать специализированный блок вычисления функции ctg(x) в двоично-десятичном коде 8-4-2-1. Размерность – 4 декады. Выдача результата на разъем в десятичном коде, подекадно.

  31. Разработать специализированный блок вычисления функции ctg(x) в двоично-десятичном коде 4-2-2-1. Размерность – 4 декады. Выдача результата на разъем в десятичном коде, подекадно.

  32. Разработать специализированный блок вычисления функции log(x) в двоично-десятичном коде 8-4-2-1. Размерность – 4 декады. Выдача результата на разъем в десятичном коде, подекадно.

  33. Разработать специализированный блок вычисления функции log(x) в двоично-десятичном коде 4-2-2-1. Размерность – 4 декады. Выдача результата на разъем в десятичном коде, подекадно.

  34. Разработать специализированный блок вычисления функции exp(x) в двоично-десятичном коде 8-4-2-1. Размерность – 4 декады. Выдача результата на разъем в десятичном коде, подекадно.

  35. Разработать специализированный блок вычисления функции exp(x) в двоично-десятичном коде 4-2-2-1. Размерность – 4 декады. Выдача результата на разъем в десятичном коде, подекадно.

  36. Разработать специализированный блок вычисления функции sin(x) в двоично-десятичном коде 3-3-2-1. Размерность – 4 декады. Выдача результата на разъем в десятичном коде, подекадно.

^ 8. Самостоятельная работа




оставить комментарий
страница1/3
Дата04.03.2012
Размер0.7 Mb.
ТипПрограмма дисциплины, Образовательные материалы
Добавить документ в свой блог или на сайт

страницы:   1   2   3
Ваша оценка этого документа будет первой.
Ваша оценка:
Разместите кнопку на своём сайте или блоге:
rudocs.exdat.com

Загрузка...
База данных защищена авторским правом ©exdat 2000-2017
При копировании материала укажите ссылку
обратиться к администрации
Анализ
Справочники
Сценарии
Рефераты
Курсовые работы
Авторефераты
Программы
Методички
Документы
Понятия

опубликовать
Загрузка...
Документы

Рейтинг@Mail.ru
наверх